在不同電流密度下的分階段電沉積實驗展示了動態(tài)的硅通孔
(TSV) 填充過程。通過控制外加電流密度，可以獲得對應于
TSV填充結(jié)果的不同形貌。具體來說，低電流密度 (4 mA/
cm 2 ) 會導致接縫缺陷填充，中等電流密度 (7 mA/cm 2 ) 會導
致?缺陷填充，??電流密度 (10 mA/cm 2 )) 導致空洞缺陷填
充。填充系數(shù)分析表明，電流密度對TSV填充模型的影響是
由添加劑和銅離?的消耗和擴散的耦合效應觸發(fā)的。此外，
鍍層的形態(tài)演變表明局部沉積速率受鍍層?何特征的影響。
硅通孔 (TSV) 是?種很有前途的三維 (3D) 封裝技術(shù)，具有
?性能、減小封裝體積、低功耗和多功能等優(yōu)點。在 TSV ?
藝中，通常使用銅電化學沉積 (ECD) 進?的通孔填充步驟占
總成本的近 40% 。作為 TSV 的核?和關(guān)鍵技術(shù)，以小化?
藝時間和成本的?缺陷填充備受關(guān)注。

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TSV絕緣層
TSV 的?屬填充需要用到絕緣層來對硅襯底進?充分的電?隔離。絕 緣層的?
藝要求包括良好的階梯覆蓋率，?漏電流，低應?，?擊穿電 壓，以及不同
的 TSV 集成引起的加?溫度的限制。?氧化硅(SiO2)或 氮化硅(Si3N4)是常用于
等離?體增強化學?相沉積(PECVD)或減壓 化學?相沉積(SACVD)的絕緣層。
然?，當 TSV 直徑小于 3 μm 時， 絕緣層更適用于原?層沉積(ALD)。ALD有
?個優(yōu)勢，如較低的熱預 算，比現(xiàn)有流程更好的階梯覆蓋率，?需再進?表面
處理，并且由于較薄 的絕緣層，降低了 TSV 的 CMP 加?時間。

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